Analog & Integrated Mixed-Signal Systems

Diseño de circuitos integrados analógicos

Casa de diseño en Guadalajara. Cubrimos el flujo completo de diseño analógico custom, de especificación a silicio caracterizado, sobre la infraestructura y los PDKs del cliente.

Nodos 180 nm – 65 nm Base Guadalajara, Jalisco Modelo Servicios B2B + IP propia

Servicios

Bloques terminados, no horas sueltas

Cada compromiso tiene alcance cerrado y un entregable verificable. Trabajamos bajo NDA sobre las licencias EDA y los PDKs del cliente.

Layout y verificación física

Implementación de layout analógico y cierre de verificación física sobre diseños nuevos o existentes, incluidos flujos de place & route.

  • Layout custom con matching y centroide común
  • DRC, LVS y ERC
  • Extracción de parásitos y simulación post-layout
  • Depuración de violaciones bajo criterios de sign-off

Diseño analógico custom

Diseño a nivel transistor de bloques analógicos y de señal mixta a la especificación del cliente.

  • Amplificadores operacionales y OTAs
  • Filtros de capacitores conmutados y Gm-C
  • Front-ends de bajo ruido y acondicionamiento
  • Análisis PVT y Monte Carlo

Caracterización en silicio

Cierre del ciclo: preparación de tape-out, bring-up y correlación entre simulación y medición.

  • Preparación y revisión de tape-out
  • Bring-up de silicio
  • Medición en laboratorio
  • Correlación simulación–silicio

Flujo de trabajo

De la especificación al silicio medido

Entramos en cualquier punto de la cadena. Estas son las etapas que ejecutamos.

01

Especificación

Definición de requerimientos eléctricos, arquitectura y criterios de aceptación del bloque.

02

Esquemático

Diseño a nivel transistor, dimensionamiento y simulación en esquinas PVT.

03

Layout

Implementación física con técnicas de matching, dummies y anillos de guarda.

04

Verificación

DRC, LVS, extracción de parásitos y simulación post-layout contra especificación.

05

Silicio

Preparación de tape-out, bring-up y caracterización en laboratorio.

Capacidades

Con qué trabajamos

Nodos CMOS 180 nm, 130 nm y nodos maduros hasta 65 nm. Experiencia previa en FinFET de 5 nm y 2 nm.
PDKs SkyWater 130 nm, UMC 180 nm, IBM 130 nm. Nos adaptamos al PDK del cliente.
EDA Cadence Virtuoso, ADE y ADE XL, Spectre, Pegasus, Quantus, Calibre, HSPICE. Flujo abierto con Xschem, Magic, ngspice y KLayout.
Bloques Op-amps Miller, OTAs, filtros de capacitores conmutados, filtros Gm-C, preamplificadores de bajo ruido, generadores de fases no traslapadas, VCOs de anillo, circuitos en modo corriente.
Laboratorio Osciloscopio, analizador de espectro, analizador de redes vectorial (VNA), reflectometría en dominio del tiempo (TDR).
Entregables Esquemáticos, vistas de layout, reportes DRC/LVS, netlists extraídos, resultados post-layout y documentación de caracterización.

Equipo

Quién hace el trabajo

El diseño lo ejecutan directamente los fundadores. No subcontratamos ingeniería.

Dr. Héctor Emmanuel Muñoz Zapata

Fundador · Diseño físico y verificación

Doctorado en Ingeniería Eléctrica por CINVESTAV Guadalajara. Investigador en diseño de circuitos integrados analógicos, de señal mixta y digitales de bajo consumo. Experiencia industrial en verificación física sobre nodos FinFET de 5 nm y 2 nm. Diseñó un filtro de capacitores conmutados en CMOS 130 nm fabricado y caracterizado en silicio.

Formación de talento

Capacidad interna

Incorporamos ingenieros de la región y los habilitamos en nuestra metodología —esquemático, layout, DRC/LVS/PEX y simulación post-layout— antes de asignarlos a proyectos. Así crecemos sin depender de un mercado laboral que hoy no ofrece ese perfil.

Contacto

Cuéntanos qué bloque traes atorado

Si tienes un diseño que necesita cerrar verificación, un bloque por implementar o una caracterización pendiente, escríbenos.

Correo hectormuza@gmail.com
Ubicación Guadalajara, Jalisco, México
LinkedIn Perfil del fundador